Titulación | Tipo | Curso |
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Ingeniería de Telecomunicación / Telecommunication Engineering | OB | 1 |
Puede consultar esta información al final del documento.
Se requieren conocimientos elementales previos sobre SystemVerilog (evolución de Verilog) como Lenguaje de descripción de Hardware. Para aquellos estudiantes que no tengan estas competencias mínimas, ofreceremos sesiones complementarias previas al inicio del curso, ya sea presencial (a programar) u on-line (por ejemplo, parte de https://www.cadence.com/en_US/home/training/all-courses/82143.html).
Se recomiendan conocimientos sobre las siguientes materias:
Procesamiento digital de señal
Diseño de Sistemas Electrónicos
Sistemas y aplicaciones electrónicas
El objetivo principal de este curso es aprender, comprender y ser capaz de diseñar sistemas electrónicos para el procesamiento digital de señales con el enfoque en sistemas integrados.
Estos sistemas están compuestos por circuitos integrados que gestionan su computación y comunicación. El estudio de estos sistemas integrados se orientará a las arquitecturas habituales de procesamiento digital de señales, centrándose en aplicaciones de acústica, audio y procesamiento de voz.
Se utilizarán diferentes metodologías de diseño según el nivel de abstracción (sistema, arquitectura, implementación).
Se utilizaran los lenguajes de descripción de hardware (HDL) para prototipar estos sistemas sobre placas electrónicas con dispositivos reconfigurables FPGA.
1. Introducción al Diseño de Sistemas Integrados para el Procesado Digital
Fundamentos del Procesamiento Digital de la Señal (Cuantización, Muestreo, Transformada Z, Diseño Filero, Transformada Digital de Fourier)
Metodologías de diseño microelectrónico para ASIC y FPGA
2. Procesamiento digital de la señal de alto nivel
Introducción a la Acústica, al Audio Espacial, a los sonidos del habla y al procesamiento del habla
Modelos de filtro de origen i Codificación de voz
Modelos perceptivos y aparatos auditivos (audífonos e implantes cocleares)
3. Adaptación para la implementación de algoritmos de procesamiento de señal
Conversión de frecuencia de muestreo asíncrona (ASRC) y Procesamiento de baja latencia en tiempo real (buffers circulares)
Optimización de algoritmos (Transformada Rápida de Fourier – Algoritmos de Radix)
Algoritmos de conversión de coma flotante a coma fija
4. Metodologías de diseño de sistemas en un chip
Componentes virtuales (IP) y su conectividad
SystemVerilog para modelización y síntesis HDL
Técnicas de verificación: simulación HDL, Hardware-in-the-loop (HIL)
5. Implementación en sistemas integrados
Estructura de los chips: ASIC & FPGAs
Power Performance Analysis (PPA): área, velocidad y energía
Gestión del reloj y la energía
Prototipado e industrialización
Laboratorios: Procesado Digital de la Señal de Audio y Habla sobre FPGA en Tiempo Real
Título | Horas | ECTS | Resultados de aprendizaje |
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Tipo: Dirigidas | |||
Clases Magistrales | 30 | 1,2 | 1, 3, 4, 5, 6, 8, 7, 10 |
Sesiones de laboratorio | 15 | 0,6 | 1, 2, 3, 5, 6, 8, 9, 7, 10 |
Tipo: Supervisadas | |||
Realización de Treballs Individuals Temáticos | 10 | 0,4 | 1, 6, 8, 9, 7 |
Tipo: Autónomas | |||
Estudio | 69 | 2,76 | 1, 3, 4, 5, 6, 8, 7, 10 |
Preparación y reporte de actividades de laboratorio | 20 | 0,8 | 1, 2, 3, 5, 8, 7, 10 |
El curso está principalmente guiado por las clases magistrales de los profesores de la asignatura que utilizarán intensivamente el material docente (presentaciones, documentos, herramientas, enlaces y otros recursos) que estarán disponibles a través del campus virtual de la UAB (https://cv.uab.cat). Se realizarán ejercicios individuales (con entregas en el campus virtual) de temas específicos.
Las clases de laboratorio permitirán aplicar y experimentar los conceptos adquiridos sobre plataformas FPGA, ampliamente utilizadas en la industria.
La asistencia será obligatoria para todas las sesiones. Cualquier falta de asistencia deberá ser comunicada con antelación al profesor responsable, adjuntando los motivos razonables justificados correspondientes.
El uso de la IA está permitido en este curso y se recomienda validar su resultado antes de presentar cualquier informe ya que puede cometer errores graves que pueden implicar evaluaciones negativas.
Nota: Dentro del horario establecido por el centro o máster, se reservarán 15 minutos de una clase para que los estudiantes evalúen a sus profesores y sus cursos o módulos a través de cuestionarios.
Nota: se reservarán 15 minutos de una clase dentro del calendario establecido por el centro o por la titulación para que el alumnado rellene las encuestas de evaluación de la actuación del profesorado y de evaluación de la asignatura o módulo.
Título | Peso | Horas | ECTS | Resultados de aprendizaje |
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Ejercicios individuales | 15% | 1 | 0,04 | 1, 6, 8, 9, 7 |
Entregas del trabajo de laboratorio | 35% | 1 | 0,04 | 1, 2, 3, 5, 6, 8, 9, 7, 10 |
Evaluación continua (Parte 1): examen | 25% | 2 | 0,08 | 3, 4, 5, 8, 9, 7, 10 |
Evaluación continua (Parte 2): Examen | 25% | 2 | 0,08 | 1, 4, 6, 9 |
Esta asignatura no prevé el sistema de evaluación única (no hay examen).
La evaluación del alumnado utiliza la evaluación continua compuesta por las siguientes valoraciones:
• Dos exámenes parciales para cada parte de la asignatura, que dan un 25% de la nota final.
• Trabajo individual en ejercicios temáticos (entregados en el campus virtual), que supone el 15% de la nota final
• Trabajo en equipo en el laboratorio, programado en 5 sesiones, con la obligación de entregar los informes individuales correspondientes. Se necesita una evaluación superior a 5 para aprobar el curso. Esta actividad aporta un 35% a la nota final de la asignatura.
El examen final permite a los estudiantes evaluar el logro de las competencias en un solo examen o recuperar las evaluaciones parciales que tuvieron una nota inferior a 3,5. Esa es también la nota mínima requerida para apruebar cualquiera de las 2 partes la asignatura y la nota media de ambos exámenes no debe ser inferior a 5.
Se requiere una calificación final ponderada no inferior a 5 para aprobar la asignatura.
Para obtener MH será necesario que los alumnos tengan una calificación global superior a 8,5 con las limitaciones de la UAB (1MH/10 alumnos). Como criterio de referencia, se asignarán por orden descendente.
No se tolerará el plagio ni en los exámenes ni en las actividades individuales que se entregan en el Campus Virtual. Se utilizarán las herramientas informáticas disponibles para verificar su existencia. Todos los estudiantes implicados en una actividad de plagio serán automáticamente suspendidos. Se les asignará una nota final no superior al 30%.
Se puede utilizar Sw de código abierto o librerías disponibles, pero deben referenciarse en los informes correspondientes.
El estudiante recibirá una nota de "No Evaluable" en caso de que:
- el estudiante no haya podido ser evaluado en las actividades de laboratorio por no haber asistido o no haber entregado los correspondientes informes sin causa justificada.
- el estudiante no haya realizar un mínimo del 50% de las actividades propuestas en sesiones tutorizadas.
- el estudiante no haya realizado el examen de síntesis.
Los estudiantes repetidores podrán "guardar" su calificación en las actividades de laboratorio pero no las del resto de actividades.
Procesamiento Digital del Habla
Audioprótesis e Implantes Cocleares
Diseño SoC & HDL
Sistemas Integrados y Empotrados:
Los estudiantes utilizarán dos herramientas principales de procesamiento de señales de alto nivel:
- Herramientas de aplicación específica para la grabación (smartphone o PC con micrófono), además de Audacity SW para editar los sonidos (http://audacity.sourceforge.net/) y PRAAT (http://www.fon.hum.uva.nl/praat/) como herramienta de procesamiento de voz que incluye una gran variedad de funciones integradas
- Matlab/Simulink como plataforma de propósito general para la construcción de modelos, transformación y generación de las descripciones de hardware de los sistemas a implementar.
Se utilizarán las herramientas de diseño electrónico (EDA) asociadas a las placas FPGA de Intel-Altera utilizadas en los laboratorios que permiten:
- Especificación de sistemas digitales en lenguajes HDL
- Construcción de arquitecturas SoC para procesadores RISC (ARM, NIOS)
- Síntesis lógica y física de HDL
- Descarga de código HW i SW del PC en la FPGA
- Ejecución del algoritmo en la FPGA
Como plataforma SoC-FPGA se utilitzará la DE1_SoC de Intel Altera.
Los estudiantes tendrán acceso gratuito, bajo petición, a cursos de las herramientas EDA industriales (CADENCE) útiles para su formación y currículum, principalmente para los temas 4 y 5.
https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/training/learning-maps.pdf
La información proporcionada es provisional hasta el 30 de noviembre de 2025. A partir de esta fecha, podrá consultar el idioma de cada grupo a través de este enlace. Para acceder a la información, será necesario introducir el CÓDIGO de la asignatura
Nombre | Grupo | Idioma | Semestre | Turno |
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(TEmRD) Teoria (màster RD) | 1 | Inglés | segundo cuatrimestre | tarde |